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課程名稱 |
電腦輔助積體電路系統設計
Computer-aided Vlsi System Design |
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開課學期 |
102-1 |
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授課對象 |
電機資訊學院 電子工程學研究所 |
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授課教師 |
盧奕璋 |
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課號 |
EEE5022 |
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課程識別碼 |
943 U0240 |
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班次 |
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學分 |
3 |
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全/半年 |
半年 |
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必/選修 |
選修 |
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上課時間 |
星期三2,3,4(9:10~12:10) |
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上課地點 |
電二229 |
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備註 |
ICS組與EDA組碩士生在學期間二選一必修核心課程之一。
總人數上限：80人 |
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Ceiba 課程網頁 |
http://ceiba.ntu.edu.tw/1021CVSD |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
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課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
Computer-Aided VLSI System Design |
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課程目標 |
Verilog, Synthesis, DFT/ATPG, Static Timing Analysis, FPGA, Placement and Routing, DRC/LVS, Verification |
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課程要求 |
9 Labs, 6 Homework Assignments, 1 Midterm, 1 Group Final Project |
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預期每週課後學習時數 |
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Office Hours |
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指定閱讀 |
TBA |
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參考書目 |
TBA |
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評量方式
(僅供參考) |
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No. |
項目 |
百分比 |
說明 |
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1. |
Lab |
10% |
9 Labs, each 1%
Extra 1% if you complete all 9 Labs |
2. |
Homework |
40% |
Homework 1~6 (HW#3 10%; others 6% each) |
3. |
Project |
25% |
results 15%; report 10% |
4. |
Midterm |
25% |
12.5% written; 12.5% computer-based |
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週次 |
日期 |
單元主題 |
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第01週 |
2013/09/11 |
Introduction; Lab0 |
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第02週 |
2013/09/18 |
Verilog-HDL (1/4) |
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第03週 |
2013/09/25 |
Verilog-HDL (2/4); Lab1 |
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第04週 |
2013/10/02 |
Verilog-HDL (3/4) |
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第05週 |
2013/10/09 |
Verilog-HDL (4/4); Lab2 |
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第06週 |
2013/10/16 |
Synthesis (1/2) |
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第07週 |
2013/10/23 |
Synthesis (2/2); Lab3 |
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第08週 |
2013/10/30 |
DFT/ATPG; Lab4 |
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第09週 |
2013/11/06 |
Midterm |
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第10週 |
2013/11/13 |
Static Timing Analysis; Lab5 |
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第11週 |
2013/11/20 |
FPGA (FPGA_Lab.v 僅為上課demo用 本週無Lab) |
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第12週 |
2013/11/27 |
Placement; Lab6 |
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第13週 |
2013/12/04 |
Routing; Lab7 |
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第14週 |
2013/12/11 |
DRC/LVS; Lab8 |
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第15週 |
2013/12/18 |
Verification; Lab9 |
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第16週 |
2013/12/25 |
Project Presentation (1/2) |
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第17週 |
2014/01/01 |
Holiday |
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第18週 |
2014/01/08 |
Project Presentation (2/2) |
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